多功能數(shù)字鐘的設(shè)計(jì)實(shí)驗(yàn)
一、實(shí)驗(yàn)?zāi)康?br /> 1、理解數(shù)字鐘的作業(yè)原理。
2、進(jìn)一步熟悉用VHDL語(yǔ)言編寫驅(qū)動(dòng)七段碼管顯露的代碼。
3、掌控把握VHDL編寫中的一些小技巧。
二、實(shí)驗(yàn)原理
多功能數(shù)字鐘應(yīng)該設(shè)定有的功能有：顯露時(shí)——分——秒、整點(diǎn)報(bào)時(shí)、小時(shí)和分鐘可調(diào)等基礎(chǔ)功能。首先要知道鐘表的作業(yè)機(jī)理，整個(gè)鐘表的作業(yè)應(yīng)該是在1Hz信號(hào)的作用下實(shí)行，這樣每來(lái)一個(gè)時(shí)鐘信號(hào)，秒多加1秒，當(dāng)秒從59秒跳轉(zhuǎn)到00秒時(shí)，分鐘多加1分，同時(shí)當(dāng)分鐘從59分跳轉(zhuǎn)到00分時(shí)，小時(shí)多加1小時(shí)，但是需要注意的是，小時(shí)的界限是從0——23時(shí)。
在實(shí)驗(yàn)中為了顯露的便利，由于分鐘和秒鐘顯露的界限全部是從0——59，所以可以用一個(gè)3位的二進(jìn)制碼顯露十位，用一個(gè)四位的二進(jìn)制碼（BCD碼）顯露個(gè)位，對(duì)于小時(shí)因?yàn)樗慕缦奘菑?——23，所以可以用一個(gè)2位的二進(jìn)制碼顯露十位，用4位二進(jìn)制碼（BCD碼）顯露個(gè)位。
實(shí)驗(yàn)中由于七段碼管是掃描的方法顯露，所以雖然時(shí)鐘需要的是1Hz時(shí)鐘信號(hào)，但是掃描確需要一個(gè)對(duì)比高頻率的信號(hào)，因此為了得到準(zhǔn)確的1Hz信號(hào)，必須對(duì)寫入的系統(tǒng)時(shí)鐘實(shí)行分頻。
對(duì)于整點(diǎn)報(bào)時(shí)功能，用戶可以按照系統(tǒng)的硬件構(gòu)造和自身的具體要求來(lái)設(shè)計(jì)。本實(shí)驗(yàn)設(shè)計(jì)的是當(dāng)實(shí)行整點(diǎn)的倒計(jì)時(shí)5秒時(shí)，讓LED來(lái)閃爍實(shí)行整點(diǎn)報(bào)時(shí)的提醒。
三、實(shí)驗(yàn)內(nèi)容
本實(shí)驗(yàn)的任務(wù)就是設(shè)計(jì)一個(gè)多功能數(shù)字鐘，要求顯露格式為 小時(shí)——分鐘——秒鐘，整點(diǎn)報(bào)時(shí)，報(bào)時(shí)時(shí)間為10秒，即從整點(diǎn)前10秒鐘開(kāi)始實(shí)行報(bào)時(shí)提醒，喇叭開(kāi)始發(fā)聲，直到過(guò)整點(diǎn)時(shí)，在整點(diǎn)前5秒LED開(kāi)始閃爍，過(guò)整點(diǎn)后，停止閃爍。系統(tǒng)時(shí)鐘選用時(shí)鐘模型塊的10KHz，要得到1Hz時(shí)鐘信號(hào)，必須對(duì)系統(tǒng)時(shí)鐘實(shí)行10,000次分頻。調(diào)節(jié)時(shí)間的的按鍵用按鍵模型塊的BT1和BT2，BT1調(diào)動(dòng)小時(shí)，每按下一次，小時(shí)多加一個(gè)小時(shí)，BT2調(diào)節(jié)分鐘，每按下一次，分鐘多加一分鐘。另外用BT8按鍵作為系統(tǒng)時(shí)鐘復(fù)位，復(fù)位后全部顯露00——00——00。
四、實(shí)驗(yàn)步驟
1、打開(kāi)QUARTUSII系統(tǒng)，新建一個(gè)工程。
2、建完工程之后，再新建一個(gè)VHDL File，打開(kāi)VHDL編輯器對(duì)話框。
3、按照實(shí)驗(yàn)原理和自己的想法，在VHDL編輯窗口編寫VHDL程序，用戶可參照光盤中提供的示例程序。
4、編寫完VHDL程序后，存檔起來(lái)。方法同實(shí)驗(yàn)一。
5、對(duì)自己編寫的VHDL程序?qū)嵭芯幾g并擬真，對(duì)程序的錯(cuò)誤實(shí)行修改，直到完全經(jīng)過(guò)編譯和擬真。
6、編譯擬真無(wú)誤后，按照用戶自己的要求實(shí)行管腳分配。分配完成后，再實(shí)行全編譯一次，以使管腳分配生效。
7、按照實(shí)驗(yàn)內(nèi)容用實(shí)驗(yàn)實(shí)驗(yàn)連接線將上面管腳分配的FPGA管腳與對(duì)應(yīng)的模型塊連接起來(lái)。
CLK：FPGA時(shí)鐘，接24MHZ數(shù)字時(shí)鐘。
RST：復(fù)位信號(hào)，按一個(gè)按鍵開(kāi)關(guān)BT1。
S1、S2：小時(shí)、分鐘調(diào)動(dòng)，接兩個(gè)按鍵開(kāi)關(guān)BT2、BT3。
SPK：整點(diǎn)報(bào)時(shí)，接喇叭/蜂鳴器連接口的蜂鳴器。
DISPLAY[6..0]：顯露端口，接數(shù)碼管模型塊的A、B、C、D、E、F、G。
SEL[2..]：顯露端口，接數(shù)碼管模型塊的SEL2，SEL1，SEL0。
8、用下載電纜經(jīng)過(guò)JTAG口將對(duì)應(yīng)的sof文件載入到FPGA中。查看實(shí)驗(yàn)成果是否與自己的編程思想一致。
五、實(shí)驗(yàn)成果與現(xiàn)象
以設(shè)計(jì)的參考示例為例，當(dāng)設(shè)計(jì)文件載入到目標(biāo)器件后，數(shù)碼管開(kāi)始顯露時(shí)間，從00-00-00開(kāi)始。在整點(diǎn)的前5秒，喇叭開(kāi)始發(fā)聲實(shí)行報(bào)時(shí)，一旦超過(guò)整點(diǎn)，喇叭停止發(fā)聲。按動(dòng)按鍵開(kāi)關(guān)的BT2、BT3小時(shí)和分鐘開(kāi)始步進(jìn)，實(shí)行時(shí)間的調(diào)節(jié)。按下按鍵開(kāi)關(guān)的BT1，顯露恢復(fù)到00-00-00重新開(kāi)始顯露時(shí)間。
六、實(shí)驗(yàn)報(bào)告
1、 繪出擬真波動(dòng)線，并作說(shuō)明。
2、 將實(shí)驗(yàn)原理、設(shè)計(jì)過(guò)程、編譯擬真波動(dòng)線和解析成果、硬件測(cè)量試驗(yàn)成果記錄下來(lái)。
3、 在此實(shí)驗(yàn)的基礎(chǔ)上試用其它的方法來(lái)完成數(shù)字鐘的功能，并多加其它功能。